Standard cell library：
库（library）里单元描述会提供时序信息。单元可以是标准单元、IO缓冲器或者是如USB内核这样的复杂IP。除时序信息外，库单元描述中还包含一些其它属性，例如单元面积和功能。
CK & DCCK Cell
相比于普通的standard cell，CK cell的rise time和fall time有更好的balanced。（面积可以不增加）
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相比于CK Cell，DCCK Cell内部有CAP连接的晶体管，且相同驱动的DCCK Cell的面积比CK Cell的面积大。
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CK & DCCK Cell一般用于CTS中clock network上的cell。
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CKBDx : clock buffer
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CKNDx: clock inverter
clock tree使用CK cell的原因：
clock tree 网络的结果应该高驱动，对transiton容忍度高。这样的好处是，不管ocv以及transiton如何变化，只要范围比较小，整个clock tree上的delay是差不太多的。这可以算是一个稳定的时钟树结构。
参考：https://mp.weixin.qq.com/s?__biz=Mzg3NTc0NzYyNw==&mid=2247483747&idx=1&sn=ef9534c3710ea68479523b710038f343&chksm=cf3d8127f84a08319524359e3c8a8812040abc569e152df597d29ef02f739c9e48d3a8c039fe&scene=21#wechat_redirect
Delay cell
Delay Cell用于增加path的delay，一般是在fix hold timing violation的时候使用。不同的delay cell有不同的delay time，不同的面积，根据实际情况选择合适的delay cell。
Delay Cell和Buffer Cell的区别
一般小的hold timing violation使用buffer cell，大的hold timing violation使用delay cell。
将delay time从小到大排列：DLEA < DELB <DELC < DELD < DELE。
Spare cell
spare cell是palacement完成后（或者之前）插入的冗余逻辑单元。当postMask ECO发生时，修改逻辑单元是通过使用spare cell实现的，这种方法不需要修改bask layer，只需要修改metal layer就可以实现逻辑关系修改。
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spare cell一般会包含基本的standar cell如: inverter, buffer, nand, nor, and, or, xor, mux, FF等等。
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spare cell在不使用的情况下，没有任何逻辑功能，类似于Filler。
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spare cell的input pin需要通过tie cell连接到VDD或者VSS，输出pin悬空。当需要修改逻辑时，断开input pin的连接，然后重新进行eco的连接。
参考：https://mp.weixin.qq.com/s?__biz=Mzg3NTc0NzYyNw==&mid=2247483782&idx=1&sn=4603ff9cd70277c4a371d19f72d94ac5&chksm=cf3d81c2f84a08d4e6c18a8ae664276e1844b6d44332da4a8b71db739655d77e490a9087b05d&scene=21#wechat_redirect
原文地址：http://www.cnblogs.com/linb2537/p/16833196.html
