Verilog-SystemVerilog中的force和release语法
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代码块1
module add(a,b,c);
input [1:0] a;
input [1:0] b;
output [2:0] c;
assign c = a + b;
endmodule
module test();
reg [1:0] a1,b1;
wire [2:0] c1;
add u_add(.a(a1),.b(b1),.c(c1));
initial begin
a1 = 2'b1;//a=1
b1 = 2'b1;
#20 force u_add.a = 2'd2;//a=2
#10 release u_add.a ;//a=1
end
endmodule
说明
在u_add模块中,a接口与a1相连,b接口与b1相连,c接口与c1相连,有如下两种情况:
(1)在没有force下,即release环境下,u_add模块的a接口输入的就是a1信号,a1信号为高a则为高,b、c接口同理;
(2)在force下,相当于系统做了一个强制赋值,此时u_add模块的a接口为2`d2。
代码块2
initial
begin
#1 force a = 1; //a =1
#2 release a;
#1 assign a = 2; //a =2
#1 force a = 3; // a =3
#2 release a; //a = 2 ,因为之前assign a = 2,相当于将2硬链接到a上,release的时候,硬链接开始有效。
end
总结
force的作用相当于给模块的接口强制赋值了一个值;release的作用相当于把force这个强制条件给解除了。
原文地址:http://www.cnblogs.com/ckrfight/p/16875319.html
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