1，在对FPGA工程代码编写完毕，约束添加正确，基础语法编译正确后，点击Tool ->SignalTap II Logic Analyzer ,如下所示：
接下来弹出以下界面：
2，接下来添加需要观察的信号， 双击节点列表和触发条件的空白区域，得到如下：
如果初始为空白的，需要点击Filter->SignalTap II：pre-synthesis，之后再点击右上角的List，则会出现节点名称。
然后可以将需要观察的信号添加到右边空白区域，如果是做高速AD采样实验（High_Speed_AD），则添加ad_data与ad_otr信号即可。
如果我们发现添加的信号变成了红色，或者有些 reg 与 wire 定义的信号可以观察，有些不可以， 这是因为 reg 与 wire 被 Quartus 软件优化掉了，导致无法使用 SignalTap 观察。可以用以下方法解决：
在待观察的 wire 信号旁边加上/synthesis keep/；对于 reg 信号则加/synthesis noprune/， 如下所示：
wire [23:0] counter/*synthesis keep*/;
reg [23:0] counter/*synthesis noprune*/;
3,添加完信号后，在信号配置页面下添加采样时钟，如下所示：
这个页面和添加待观察信号的页面一样， 我们将系统时钟（ sys_clk） 作为采样数据的时钟添加至右边 Select Nodes中，然后点击OK。如下所示：
接下来返回原来设置的主界面，设置采样深度，信号配置页面 Sample depth 一栏中将采样深度设置为 2K， 这里采样深度的值越大， 所能观察信号的时间范围也就越长，但同时所消耗的 FPGA RAM 资源也就越大， 设置后的界面如下所示：
接下来保存分析文件，点击 SignalTap 软件菜单栏的 File->Save，如下所示：
将分析文件保存在工程所在路径文件夹下， 然后点击保存。 接下来会弹出是否将分析文件添加至工程的页面， 我们直接点击YES， 如下所示。
4，重新编译，
返回到 Quartus 软件界面， 在工程文件导航窗口可以看到 File 一栏多了一个 stp2.stp 文件，这个文件就是我们刚才添加至工程中的分析文件， 如下所示。接下来对工程进行全编译。
5，下载
工程编译完成后， 首先将 USB Blaster 下载器一端连接电脑，另一端连接开发板的 JTAG 接口， 然后连接开发板的电源线，并打开电源开关。接下来我们重新回到 SignalTap 软件界面， 我们在 JTAG 链配置窗口中点击Setup找到 USB-Blaster[USB-0]，这时我们在点击Scan Chain则会出现如下所示页面 ：
从该图中我们可以看出， SignalTap 软件已经成功识别到我们的下载器和开发板芯片（如果没有识别到，请检查电脑和开发板是否通过 USB Blaster 连接完成，并且开发板电源已经打开）。接下来我们给开发板下载程序，这里需要注意的是， SignalTap 软件也是可以给开发板下载程序的，同样也是在 JTAG 链配置页面的 SOF Manager 一栏中，点击…按钮，选择工程所在路径 output_files 文件夹下的 xxx.sof，选中后点击 Open 按钮，再点击SOF Manager右边的下载图标，如下所示。
程序下载完后，点击 SignalTap 软件工具栏中的分析图标开始分析，如下所示：
第一个图标表示只运行一次； 第二个图标表示自动运行， 也就是会一直刷新采样的波形； 第三个图标表示停止运行。我们点击第一个开始运行图标即可采集到数据。如下所示：
类似于逻辑分析仪SignalTap 软件支持通过设置触发方式来采集波形，方法是在 SignalTap 信号列表 Setup 一栏中， 右击信号的 Trigger Conditions 方框内的图标，如下所示：
Don‘t Care 表示不关心，即不设置触发方式； Low 表示低电平触发； Falling Edge 表示下降沿触发； Rising Edge 表示上升沿触发； High 表示高电平触发； Either Edge 表示双沿触发。
到这里 SignalTap 软件的使用就讲解完了，如果大家调试好后不想要 SignalTap 的调试文件跟着工程一起编译了（ SignalTap 的调试文件编译会占用大量资源）可以直接从工程中把.stp 文件删除，或者点击
Assignments 打开 setting 找到 SignalTap 的使能开关，把它关掉即可
参考手册：
正点原子开拓者之FPGA开发指南_V2.1
原文地址：http://www.cnblogs.com/kxqblog/p/16784444.html
