数电第8周周结_by_yc

1、有限状态机的分类：

• Moore型：输出仅与电路的状态有关；
• Mealy型：输出与当前电路状态和当前电路输入有关。

2、有限状态机的描述方法：

• 状态转换图：节点：状态（Moore输出）；
        边：由一个状态转换为另一个状态的对应输入（Mealy）

• 算法状态机：类似于流程图。

3、设计步骤：

• S1、定类型；
• S2、列状态+编码；
• S3、画状态转换图；
• S4、代码语言描述

4、状态转移图检查：

• 完备性；
• 互斥性。

设计案例：序列检测器

功能描述：设计一个“1101”的序列检测器，设\(d_{in}\)为数子码流输入，\(s_{out}\)为检出标记输出，高电平表示发现指定序列，低电平表示没有发现指令序列

A.Moore型

• 状态+编码：
    S0：未检测到‘1’
    S1：检测到输入序列‘1’
    S2：检测到输入序列‘11’
    S3：检测到输入序列‘110’
    S4：检测到输入序列‘1101’
    共计5个状态，需要声明位宽为3的状态寄存器*2.

• 状态转移图：

• 代码语言描述：

module seqdet
	#(parameter s0=3'b000,
	parameter s1=3'b001,
	parameter s2=3'b010,
	parameter s3=3'b011,
	parameter s4=3'b100)
	(input clk, reset, din,
	output reg sout);
	reg [2:0] cur_state, next_state;

	always@(posedge clk)	begin
		if(reset)	cur_state <= s0;
		else		cur_state <= next_state;
	end

	always@(din, cur_state)	begin
		case(cur_state)
			s0:	begin
				if(din==1'b1)	next_state=s1;
				else		next_state=s0;
				end
			s1:	begin
				if(din==1'b1)	next_state=s2;
				else		next_state=s0;
				end
			s2:	begin
				if(din==1'b1)	next_state=s2;
				else		next_state=s3;
				end
			s3:	begin
				if(din==1'b1)	next_state=s4;
				else		next_state=s0;
				end
			s4:	begin
				if(din==1'b1)	next_state=s2;
				else		next_state=s0;
				end
		endcase
	end

	always@(cur_state)	begin
		if(reset)		sout=1'b0;
		else if(cur_state==s4)	sout=1'b1;
		else			sout=1'b0;
	end

endmodule

B.Mealy型

• 状态+编码：
    由于Mealy型在边上即可进行输入，故无需S4状态：
    S0：未检测到‘1’
    S1：检测到输入序列‘1’
    S2：检测到输入序列‘11’
    S3：检测到输入序列‘110’
    共计4个状态，需要声明位宽为2的状态寄存器*2.

• 状态转移图：

• 代码语言描述：

module seqdet
	#(parameter s0=2'b00,
	parameter s1=2'b01,
	parameter s2=2'b10,
	parameter s3=2'b11)
	(input clk, reset, din,
	output reg sout);
	reg [2:0] cur_state, next_state;

	always@(posedge clk)	begin
		if(reset)	cur_state <= s0;
		else		cur_state <= next_state;
	end

	always@(cur_state, din)	begin
		case(cur_state)
			s0:	begin
				if(din==1'b1)	next_state=s1;
				else		next_state=s0;
				end
			s1:	begin
				if(din==1'b1)	next_state=s2;
				else		next_state=s0;
				end
			s2:	begin
				if(din==1'b1)	next_state=s2;
				else		next_state=s3;
				end
			s3:	begin
				if(din==1'b1)	next_state=s1;
				else		next_state=s0;
				end
		endcase
	end

	always@(posedge clk)	begin
		if(reset)			sout=1'b0;
		else if(cur_state==s3 && din)	sout=1'b1;
		else				sout=1'b0;
	end

endmodule

原文地址：http://www.cnblogs.com/Qzzz/p/16801173.html